Scheda FPGA PCI Express 100996A1

Questo prodotto è il facoltativo aggiunge sul bordo del PCIed, PCIem, bordi del compagno di PCIe. Ciò è suggerita in quei casi dove un CPU locale (per esempio il centro di NIOSII) è richiesto per il miglioramento delle prestazioni di sistema, quali tempo di reazione di interruzione o lavorazione dedicata. L'unità di elaborazione di NIOSII può funzionare fino a frequenza di orologio 200MHz, usando le istruzioni prestabilite dall'utente permettendo che l'utente realizzi i rendimenti elevati molto nelle applicazioni particolari. Ancora, NIOS multiplo (i fino a 4 centri) può essere esemplificato sul FPGA. Per ridurre il numero dei perni dell'ingresso/uscita di Fpga tenuti per permettere l'uso dei bordi J2 di imprese FPGA di GEB, il bordo di SRAM è stato destinato con un'interfaccia funzionata parziale dati/di indirizzo. Per aiutare il cliente ad usarglielo i disegni l'impresa di GEB che è stata incitano disponibile un regolatore parametrico di MSRAM IL IP può essere usato per connettere il modulo di SRAM al bus di Avalon. Contiene la logica stata necessaria per spaccare i bit che del bus 32 di Avalon il ciclo in uno trasmette il ciclo di indirizzo (quando il relativo necessario) e due cicli di dati. Il IP di MSRAM può adeguare al ciclo del bus che cronometra la velocità del bus durante la compilazione.