Software di progettazione HDL Verifier™

di verificaFPGA

Verifichi che VHDL e Verilog facendo uso dei simulatori di HDL e del benchesHDL Verifier™ della prova del FPGA-in--ciclo generi automaticamente i banchi di prova per la verifica di progettazione di VHDL® e di Verilog®. Potete usare MATLAB® o Simulink® direttamente per stimolare la vostra progettazione e poi per analizzare la sua risposta facendo uso del cosimulation di HDL o il FPGA-in--ciclo con i bordi di Intel® e di Xilinx® FPGA. Questo approccio elimina la necessità di creare Verilog autonomo o la macchina verificatrice dei banchi di prova .HDL di VHDL inoltre genera le componenti che riutilizzano indigeno i modelli di Simulink e di MATLAB in simulatori da Cadence®, il mentore Graphics® e da Synopsys®. Queste componenti possono essere utilizzate come modelli del controllore di verifica o come stimoli negli ambienti più complessi del banco di prova come quelli che usano la metodologia universale di verifica (UVM)